在現代嵌入式系統設計中，SoC (System on Chip) FPGA 憑藉其獨特的架構，成為了高效能與高彈性應用的首選。它將強大的硬體處理器系統（HPS，通常為 ARM Cortex 架構處理器）與靈活的 FPGA 邏輯陣列完美結合在一起。本文將以 Altera的開發環境（如 Agilex 5 或 Cyclone V 等元件）為背景，深入探討如何透過 Quartus Prime 軟體與 Platform Designer 進行開發，並詳細解析 HPS 與 FPGA 之間關鍵的資料交換與通訊機制。

SoC FPGA 的開發通常從GHRD (Golden Hardware Reference Design）開始。GHRD 是一個基礎硬體平台，為開發者提供了整合 HPS 與 FPGA 週邊的起點。

1. Quartus Prime 專案的建立與編譯：在 Quartus Prime 軟體中，硬體工程師負責定義 FPGA 的頂層架構並引入各種 IP core。當硬體設計與時序約束完成後，開發者會透過 Quartus 進行編譯。在這個過程中，軟體會生成 SRAM 物件檔（.sof），以及用於配置 FPGA 核心邏輯的原始二進制檔案（.core.rbf）。這些檔案不僅用於硬體除錯，也會交由軟體工程師整合進 Linux 或 U-Boot 開機映像檔中，實現從 HPS 端動態配置 FPGA。
2. Platform Designer 的系統整合：Platform Designer 是 Quartus 中極為關鍵的系統層級整合工具。在 SoC FPGA 設計中，HPS 被視為一個大型的 Hard core IP。開發者在 Platform Designer 的圖形化介面中，將 HPS IP 與 FPGA 端的自訂邏輯、記憶體控制器、以及各種周邊 IP（如 LED 控制器、按鈕輸入等）進行連線。Platform Designer 會自動處理複雜的匯流排協定轉換（如 AXI 到 Avalon），並協助開發者分配每個 IP 的記憶體定址空間，從而大幅降低了手動撰寫互連邏輯（RTL）的負擔。

SoC FPGA 最大的優勢在於 HPS 與 FPGA 兩端能夠透過高速、低延遲的硬體橋接器（Bridges）進行資料交換。這些橋接器在 Platform Designer 中被配置，並定義了MPU與 FPGA 邏輯區塊之間的記憶體映射（Memory Map）。

1. HPS-to-FPGA Bridge (H2F) - 高頻寬資料傳輸： H2F 橋接器允許 HPS 作為主控端（Master）來存取 FPGA 端的大型記憶體或高頻寬周邊。以 Agilex 5 為例，MPU 端可透過三個不同的 FPGA 視窗來存取高達 256 GB 的 FPGA 定址空間（分別為 1 GB、15 GB 及 240 GB 的位址區間）。這條路徑非常適合用來傳輸大量資料，例如讓處理器存取位於 FPGA 端的 256 KB 晶片內建記憶體（On-chip RAM），作為高速的暫存或資料緩衝區。
2. Lightweight HPS-to-FPGA Bridge (LWH2F) - 輕量級控制指令： 對於不需要高頻寬的控制與狀態暫存器讀寫，開發者會使用 LWH2F 橋接器。這條橋接器的延遲較低，基底位址通常固定（如在某些架構中從 0x00_2000_0000 開始）。在 GHRD 設計中，輕量級橋接器常被用來連接 FPGA 端的系統識別碼（sysid）、LED 輸出（led_pio）、按鈕輸入（button_pio）以及指撥開關輸入（dipsw_pio）。由於負載較輕，軟體工程師可以在 Linux 作業系統下，直接透過存取這些實體記憶體位址來控制 FPGA 端的硬體設備。
3. 硬體中斷路由 (Interrupt Routing) ：除了資料的讀寫，HPS 與 FPGA 還需要即時的事件通知機制。HPS 端提供了大量的硬體中斷輸入（例如 64 個中斷輸入）供 FPGA 邏輯使用。當 FPGA 端的感測器收集到資料或按鈕被按下時，可以透過連接到 f2h_irq（FPGA-to-HPS 中斷）的線路向處理器發出中斷請求。例如，4 個指撥開關與 4 個按鈕輸入可以分別映射至 f2h_irq0 與 f2h_irq0，HPS 作業系統接收到中斷後，便能立刻切換上下文去讀取 LWH2F 橋接器上的狀態暫存器，實現極低的反應延遲。